A Ayar Labs apresentou o primeiro chiplet de interconexão óptica UCIe (Universal Chiplet Interconnect Express) do mundo.
Projetado para suportar cargas de trabalho de IA, a Ayar Labs disse que a oferta eliminará gargalos, maximizando o desempenho e a eficiência da infraestrutura de inteligência artificial (IA), além de reduzir a latência e o consumo de energia.
O chiplet combina fotônica de silício com processos de fabricação CMOS para suportar o uso de interconexões ópticas em um fator de forma de chiplet em pacotes de vários chips.
Alimentado pela fonte de luz SuperNova de 16 comprimentos de onda da Ayar Labs, o produto é capaz de atingir uma largura de banda de 8 Tbps. A empresa disse que seu suporte ao padrão UCIe ajuda a criar um ecossistema mais acessível e econômico, acelerando a adoção de tecnologias ópticas avançadas necessárias para dimensionar cargas de trabalho de IA, ao mesmo tempo em que supera as limitações das interconexões tradicionais de cobre.
Lançado em 2022 e desenvolvido em conjunto pela AMD, Arm, ASE Group, Google Cloud, Intel, Meta, Microsoft, Qualcomm, Samsung e TSMC, o UCIe é uma especificação aberta para a interconexão entre chips dentro de um pacote.
A especificação UCIe 2.0 foi lançada em 6 de agosto de 2024 e fornece suporte para empacotamento 3D para melhorar a densidade da largura de banda e a eficiência de energia.
"As interconexões ópticas são necessárias para resolver os desafios de densidade de energia em estruturas de IA em larga escala", disse Mark Wade, CEO e cofundador da Ayar Labs. "Descobrimos o potencial da óptica co-empacotada desde o início, o que nos permitiu impulsionar a adoção de soluções ópticas em aplicações de IA. À medida que continuamos a ultrapassar os limites das tecnologias ópticas, também estamos integrando a rede de suprimentos, a fabricação e os processos de teste e validação necessários para que os clientes implantem essas soluções em escala".
Separadamente, essa semana, a Lightmatter lançou suas interconexões fotônicas M1000 e L200 Passage, que também usam uma interface UCIe interoperável padrão de matriz para matriz (D2D) para facilitar "arquiteturas escaláveis baseadas em chiplet para integração perfeita com XPU e switches de próxima geração".
